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IDT 70V27S/L
High-Speed 3.3V 32K x 16 Dual-Port Static RAM
Commercial and Industrial Temperature Range
Timing Waveform of Write with Port-to-Port Read and BUSY
(2,5)
(M/ S = V IH )
(4)
t WC
ADDR "A"
MATCH
t WP
R/ W "A"
DATA IN "A"
t DW
VALID
t DH
ADDR "B"
t APS
(1)
MATCH
BUSY "B"
t BAA
t WDD
t BDA
t BDD
DATA OUT "B"
NOTES:
t DDD
(3)
VALID
3603 drw 11
1. To ensure that the earlier of the two ports wins. t APS is ignored for M/ S = V IL (SLAVE).
2. CE L = CE R = V IL (refer to Chip Enable Truth Table).
3. OE = V IL for the reading port.
4. If M/ S = V IL (SLAVE), then BUSY is an input. Then for this example BUSY " A "= V IH and BUSY " B "= input is shown above.
5. All timing is the same for left and right ports. Port "A" may be either the left or right port. Port "B" is the port opposite from port "A".
Timing Waveform Write with BUSY (M/ S = V IL )
t WP
R/W "A"
t WB
(3)
BUSY "B"
R/ W "B"
(2)
t WH
(1)
NOTES:
1. t WH must be met for both BUSY input (SLAVE) and output (MASTER).
2. BUSY is asserted on port "B" blocking R/ W "B" , until BUSY "B" goes HIGH.
3. t WB is only for the "Slave" version.
14
3603 drw 12
,
,
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